Die Suche ergab 12 Treffer

von zilog
25. Feb 2020, 03:29
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
Antworten: 11
Zugriffe: 410

Re: wieso geht /WR nicht low waehrend eines memory refresh?

Du sagt /MREQ ginge nur bei Schreib- und Lesezugriffen runter, aber nicht waehrend eines M1 cycle refresh. ich bilde mir ein gelesen zu haben, dass /MREQ waehrend eines refresh immer runter geht. siehe das folgende Diagramm, da geht /MREQ waehrend eines M1 cycle refresh runter Z80 M1 cycle.gif Das h...
von zilog
19. Feb 2020, 20:07
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
Antworten: 11
Zugriffe: 410

Re: wieso geht /WR nicht low waehrend eines memory refresh?

hallo vielen Dank fuer die ganzen Erklaerungen. ich habe gerade einmal das Schaltbild eingefuegt, uber das ich die ganze Zeit bruete. (Z80 User's manual 1980 von Joseph Carr) refresh.png In dem Kapitel geht es um den refresh des DRAM und nicht um normale Schreib- oder Lesezyklen. Du kannst im Schalt...
von zilog
13. Feb 2020, 23:17
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
Antworten: 11
Zugriffe: 410

Re: wieso geht /WR nicht low waehrend eines memory refresh?

Allerdings schreibst Du erst dass im ersten Absatz von der Moeglichkeit, dass erst RAS runtergeht und dann CAS runtergeht. Das entspraeche allerdings weder einem 'RAS only refresh', weil ja CAS auch runtergeht, noch entspraeche es einem 'CAS before RAS refresh', weil ja im ersten Absatz RAS erst run...
von zilog
13. Feb 2020, 23:10
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
Antworten: 11
Zugriffe: 410

Re: wieso geht /WR nicht low waehrend eines memory refresh?

Okay, dann ist das in meinem obigen Diagramm wohl ein RAS only refresh, denn CAS geht NICHT runter waehrend T3 T4...
von zilog
13. Feb 2020, 23:03
Forum: CPUs, Bauteile und Peripherie
Thema: wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?
Antworten: 2
Zugriffe: 104

Re: wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?

Okay, wenn I waehrend eines refresh cycle irrelevant ist, dann erklaert das einiges.
von zilog
10. Feb 2020, 22:33
Forum: CPUs, Bauteile und Peripherie
Thema: welche Adresse liegt auf A0-A15 waehrend eines INT ACK cycle einer Z80 CPU?
Antworten: 0
Zugriffe: 86

welche Adresse liegt auf A0-A15 waehrend eines INT ACK cycle einer Z80 CPU?

ich habe ein Diagramm eines INT ACK cycle eines Z80. ezgif.gif Demnach enthaelt der Adressbus waehrend T1 eines INT ACK cycle den Inhalt des Program Counters PC. welche Adresse ist es, die der Program Counter PC da waehrend T1 auf den Adressbus gibt? Ist das die Interrupt Return Adresse? in welchem ...
von zilog
10. Feb 2020, 22:19
Forum: CPUs, Bauteile und Peripherie
Thema: wieso ist A7 low waehrend eines DRAM refresh?
Antworten: 0
Zugriffe: 95

wieso ist A7 low waehrend eines DRAM refresh?

ich habe gelesen, dass waehrend eines DRAM refresh cycle (T3 T4 eines M1 cycles) A7 des Adressbusses low gehalten wird.

wie kann das sein?

was ist mit den Speicherbausteinen die eine Adresse > 1000000% haben?
von zilog
10. Feb 2020, 22:14
Forum: CPUs, Bauteile und Peripherie
Thema: welcher Zyklus folgt einem INT ACK Zyklus?
Antworten: 0
Zugriffe: 82

welcher Zyklus folgt einem INT ACK Zyklus?

welcher Zyklus folgt einem Interrupts Acknowledge Zyklus einer Z80 CPU? ist entweder ein Zyklus, in welchem die Interrupt Return Adresse auf den Stack gepusht wird? oder ist es der M1 Zyklus, in dem der erste Befehl einer Interrupt Routine gefetched wird? in welchem Zyklus wird die Interrupt Return ...
von zilog
10. Feb 2020, 22:09
Forum: CPUs, Bauteile und Peripherie
Thema: wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?
Antworten: 2
Zugriffe: 104

wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?

ich beziehe mich auf eine Z80 CPU. ich habe in einem Buch gelesen, dass die oberen 8 bit der refresh Adresse waehrend eines DRAM refresh (T3 T4 eines M1 cycle) aus dem I Register kommen. wie kann das sein, wenn ich doch vorher mit LD I, A die oberen 8 bit eines Interrupt Vektors (interrupt mode 2) i...
von zilog
8. Feb 2020, 22:34
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
Antworten: 11
Zugriffe: 410

Re: wieso geht /WR nicht low waehrend eines memory refresh?

noch eine Frage: haben Speicherbausteine einen /RFSH input pin?

oder wie weiss der Speicherbaustein, dass er jetzt seinen refresh machen soll?