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von mtx500
8. Mär 2020, 12:39
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
Antworten: 11
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Re: wieso geht /WR nicht low waehrend eines memory refresh?

Ja Du hast Recht. Das ist seltsam. Das bedeutet ja, diese Schaltung löst bei einem Refresh-Zyklus aus Sicht des RAM-Bausteins immer einen kompletten Lesezugriff aus, bei dem dann die Daten verworfen werden. Dem Datenbus tut das nicht weh, weil die CPU während des Refreshs den Bus nicht treibt. Damit...
von mtx500
22. Feb 2020, 15:23
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
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Zugriffe: 407

Re: wieso geht /WR nicht low waehrend eines memory refresh?

/RAS wird in dieser Schaltung *immer* als erstes aktiv, egal, ob das durch /RFSH oder durch /MREQ ausgelöst wird, also sowohl bei einem Refresh-Zyklus als auch bei einem Lese- oder Schreibzyklus. /CAS wird verzögert *nur dann* ausgelöst, wenn /MREQ low geht, also nur bei einem Lese- oder Schreibzykl...
von mtx500
17. Feb 2020, 00:54
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
Antworten: 11
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Re: wieso geht /WR nicht low waehrend eines memory refresh?

Nein, alles richtig. Wenn erst RAS runter geht und danach CAS, dann ist das ein ganz normaler Zugriff, also entweder Lesen oder Schreiben. Wobei man auch wissen muss, dass jeder normale Zugriff auch immer gleich die adressierte Reihe mit-refresht. Wenn man also garantieren kann, dass man innerhalb b...
von mtx500
12. Feb 2020, 22:59
Forum: CPUs, Bauteile und Peripherie
Thema: wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?
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Re: wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?

I ist 8 bit breit und R ist auch 8 bit breit. Die beiden bilden zusammen ein 16-Bit Registerpaar, so wie auch A (Akkumulator) und F (Flags) ein Registerpaar bilden. Auf den Adressbus werden beim Refresh also sowohl I als auch R gelegt. I ist dabei allerdings irrelevant.
von mtx500
12. Feb 2020, 22:54
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
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Re: wieso geht /WR nicht low waehrend eines memory refresh?

Oh je, das ist lange her. Kram, kram ... Also, die DRAM-Bausteine haben neben WE (Write Enable, das gibt die Richtung Lesen oder Schreiben vor) noch RAS (Row Address Strobe) und CAS (Column Address Strobe). Um Pins zu sparen, haben DRAMs nämlich nur halb so viele Adress-Anschlüsse, und bekommen zunä...
von mtx500
8. Feb 2020, 00:19
Forum: CPUs, Bauteile und Peripherie
Thema: wieso geht /WR nicht low waehrend eines memory refresh?
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Re: wieso geht /WR nicht low waehrend eines memory refresh?

Nein, aus Sicht der CPU wird hier nichts geschrieben. Der Refresh passiert nur intern im DRAM. Die CPU gibt dem DRAM nur die Gelegenheit dazu. Aus Rodnay Zaks, Programmierung des Z80: "WR ist das Schreibsignal. Es zeigt an, dass auf dem Bus gültige Daten liegen, die in den ausgewählten Baustein gesc...