Die Suche ergab 8 Treffer
- 26. Jan 2022, 13:55
- Forum: CP/M-Software
- Thema: Des HD64180 neue Befehle für den M80 Assembler
- Antworten: 2
- Zugriffe: 6201
Re: Des HD64180 neue Befehle für den M80 Assembler
Infos und die Quelldateien dazu gibt es auf https://www.memotech.franken.de/CPM80/
- 22. Mai 2021, 17:55
- Forum: CP/M <-> DOS
- Thema: CP/M <-> DOS
- Antworten: 1
- Zugriffe: 7954
Re: CP/M <-> DOS
Hallo Alex, bei CP/M war weniger die CP/M Version wichtig, um eine Diskette lesen zu können, sondern das konkrete Gerätemodell. Vor dem PC gab es nur für 8 Zoll ein Standard-Format von IBM, aber bei 5-1/4 Zoll hat jeder gemacht, was ihm gerade in den Sinn kam. Und oft war Inkompatibilität zu anderen...
- 8. Mär 2020, 12:39
- Forum: CPUs, Bauteile und Peripherie
- Thema: wieso geht /WR nicht low waehrend eines memory refresh?
- Antworten: 11
- Zugriffe: 28514
Re: wieso geht /WR nicht low waehrend eines memory refresh?
Ja Du hast Recht. Das ist seltsam. Das bedeutet ja, diese Schaltung löst bei einem Refresh-Zyklus aus Sicht des RAM-Bausteins immer einen kompletten Lesezugriff aus, bei dem dann die Daten verworfen werden. Dem Datenbus tut das nicht weh, weil die CPU während des Refreshs den Bus nicht treibt. Damit...
- 22. Feb 2020, 15:23
- Forum: CPUs, Bauteile und Peripherie
- Thema: wieso geht /WR nicht low waehrend eines memory refresh?
- Antworten: 11
- Zugriffe: 28514
Re: wieso geht /WR nicht low waehrend eines memory refresh?
/RAS wird in dieser Schaltung *immer* als erstes aktiv, egal, ob das durch /RFSH oder durch /MREQ ausgelöst wird, also sowohl bei einem Refresh-Zyklus als auch bei einem Lese- oder Schreibzyklus. /CAS wird verzögert *nur dann* ausgelöst, wenn /MREQ low geht, also nur bei einem Lese- oder Schreibzykl...
- 17. Feb 2020, 00:54
- Forum: CPUs, Bauteile und Peripherie
- Thema: wieso geht /WR nicht low waehrend eines memory refresh?
- Antworten: 11
- Zugriffe: 28514
Re: wieso geht /WR nicht low waehrend eines memory refresh?
Nein, alles richtig. Wenn erst RAS runter geht und danach CAS, dann ist das ein ganz normaler Zugriff, also entweder Lesen oder Schreiben. Wobei man auch wissen muss, dass jeder normale Zugriff auch immer gleich die adressierte Reihe mit-refresht. Wenn man also garantieren kann, dass man innerhalb b...
- 12. Feb 2020, 22:59
- Forum: CPUs, Bauteile und Peripherie
- Thema: wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?
- Antworten: 2
- Zugriffe: 9637
Re: wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?
I ist 8 bit breit und R ist auch 8 bit breit. Die beiden bilden zusammen ein 16-Bit Registerpaar, so wie auch A (Akkumulator) und F (Flags) ein Registerpaar bilden. Auf den Adressbus werden beim Refresh also sowohl I als auch R gelegt. I ist dabei allerdings irrelevant.
- 12. Feb 2020, 22:54
- Forum: CPUs, Bauteile und Peripherie
- Thema: wieso geht /WR nicht low waehrend eines memory refresh?
- Antworten: 11
- Zugriffe: 28514
Re: wieso geht /WR nicht low waehrend eines memory refresh?
Oh je, das ist lange her. Kram, kram ... Also, die DRAM-Bausteine haben neben WE (Write Enable, das gibt die Richtung Lesen oder Schreiben vor) noch RAS (Row Address Strobe) und CAS (Column Address Strobe). Um Pins zu sparen, haben DRAMs nämlich nur halb so viele Adress-Anschlüsse, und bekommen zunä...
- 8. Feb 2020, 00:19
- Forum: CPUs, Bauteile und Peripherie
- Thema: wieso geht /WR nicht low waehrend eines memory refresh?
- Antworten: 11
- Zugriffe: 28514
Re: wieso geht /WR nicht low waehrend eines memory refresh?
Nein, aus Sicht der CPU wird hier nichts geschrieben. Der Refresh passiert nur intern im DRAM. Die CPU gibt dem DRAM nur die Gelegenheit dazu. Aus Rodnay Zaks, Programmierung des Z80: "WR ist das Schreibsignal. Es zeigt an, dass auf dem Bus gültige Daten liegen, die in den ausgewählten Baustein...